说不清条件？直接问一句 →（例：合肥的BMS要几年经验）
已筛选： 摩尔线程 清除
数字电路 Verilog RISC-V 硬件与芯片 芯片 / 半导体
• 负责SoC 系统集成工作，包括 CPU 子系统、片上外设及总线架构的设计与整合 • 负责 子系统 SDC 时序约束定义与收敛支持 • 负责子系统 UPF 相关文件编写及功耗策略实现 • 负责 RTL 代码检查（lint / CDC / RDC），提升设计质量 • 参与 SoC 安全启动流程设计与调试 • 与验证团队协作，支持 SoC 功能验证、系统级仿真及问题定位 • 配合后端团队完成设计交付，包括综合、时序收敛、功耗分析等问题的定位与修复 • 编写相关设计文档，保证设计可维护性
RISC-V C++ Linux 后端与架构 芯片 / 半导体
负责芯片RISC-V内核编译的整体架构规划（RV64架构，包括标准扩展指令和自研指令集），包括支持和优化编译器前端解析，中端优化，后端代码生成等环节，提升编译效率，目标代码性能和代码密度。 和CPU设计团队，架构建模团队对内核优化方案做出评估，仿真和实现，并基于微架构特性进行编译器优化，包括指令的调度和优化，环境的搭建和测试，分析和测试指令性能瓶颈，并能找到合理的技术路线 对接软件应用需求，支持定义自定义指令扩展，编译器对自定义指令的支持，匹配和对应的逻辑，开发对应的编译插件，intrinsic函数以及优化，确保自定义指令高效集成到编译流程，发挥自定义芯片微架构的优势。…
1）负责超大规模集群在训练、推理、数据传输等核心场景下的高性能网络系统的运维、设计和研发； 2）参与 RDMA、RoCEv2、DPDK 等高性能网络技术的落地与优化，构建极致低延迟、高带宽的通信能力； 3）深入开展大规模训练下的通信性能分析工作，运用先进分析与诊断工具，精准定位并优化性能瓶颈； 4）开发与优化基础网络服务系统，包括但不限于网络地址分配、负载均衡等，同时建设管控平台，实现大模型训练集群网络的自动化管理； 5）支持网络协议分析、性能调优、故障排查等系统级问题解决，提升系统整体稳定性与可观测性； 6）推进高性能网络与平台系统（如训练框架、Kubernetes、RPC 框架）之间的深…
Kubernetes Go Python 算法与AI 芯片 / 半导体
负责AI智算集群平台化及底层核心服务能力建设，负责智算集群架构设计与开发工作； 负责AI智算集群服务的建设，提升AI基础设施服务产品的稳定性与高效性； 负责智算集群领域前沿技术的探索，对训练、推理、仿真等场景的支持； 负责相关开源社区架构和代码贡献与维护。
核心职责 1.时钟设计 主导SoC芯片级时钟架构规划，制定时钟树（ClockTree）方案包括 全局时钟分布、分频/门控策略、低功耗时钟切换等。 实现DFS,DVFS,AVFS等技术的方案制定和RTL设计，支持芯片功耗优 化,解决时钟切换时的glitch,处理器的di/dt等问题。 定义时钟约束（SDC），协同后端团队实现时钟树综合与优化。 2.复位设计 负责SoC芯片的复位架构设计，包括全局复位，局部复位，多电源域复 位策略 定义复位源（上电复位，看门狗复位，软件复位等）及其优先级管理 定义复位时序约束(SDC),确保复位路径满足时序要求。…
1. 跟踪研究国家及地方重大发展战略、产业政策、宏观经济政策及行业监管动态，开展政策解读与趋势研判； 2. 独立承担政策课题研究、调研报告、决策咨询建议等成果的撰写与修订，支撑政府或企事业单位科学决策； 3. 参与政府项目、评估及实施效果分析，提出具有操作性的优化建议； 4. 协同政府部门、行业协会、高校及生态企业机构开展政策研讨、专题座谈及合作研究； 5. 定期整理汇编政策资料，维护更新政策解读资料体系。 6.公司负责人参加政府重要会议和会晤时提供备参和发言资料支撑
Verilog SystemVerilog RISC-V 硬件与芯片 芯片 / 半导体
1. 负责 CPU 核心模块的微架构设计与 RTL 实现，重点覆盖以下方向之一： ○ 取指与分支预测：Instruction Fetch、BTB/BHT/TAGE 等预测器设计、取指流水线 ○ 发射与调度：Issue Queue、Renaming、Scoreboard、Out-of-Order 调度逻辑 ○ 内存子系统：L1/L2 Cache 设计、TLB/MMU、Prefetcher、Memory Ordering ○ Cache 一致性：Snoop / Directory 协议实现、MESI/MOESI 状态机、 coherence 互连适配 2. 负责所设计模块的微架构 spec 编写…
Python PyTorch 深度学习 后端与架构 芯片 / 半导体
面向具身智能模型的预训练与监督微调，负责代表性模型在摩尔线程 GPU 平台上的适配、性能优化与稳定性建设。结合客户需求，深入主流开源训练框架，沉淀可复用的训练方案、数据管线和优化能力。 工作职责 1. 完成代表性视觉语言动作模型（VLA）的训练适配、正确性验证与性能基线建设。 2. 深入分析计算、显存、通信和数据加载瓶颈，优化训练吞吐、资源利用率及运行稳定性。 3. 优化混合精度、梯度累积、激活检查点和分布式训练策略，验证优化对数值精度与模型收敛的影响。 4. 优化多模态训练数据管线，包括数据读取、预处理、采样和加载。…
Python 分布式 机器学习 后端与架构 芯片 / 半导体
岗位介绍 面向具身智能模型的后训练场景，负责策略推理、环境采样与模型训练之间的系统集成、性能优化和稳定性建设，推动相关任务在摩尔线程 GPU 平台上高效运行。 本岗位优先考察推理引擎、分布式训练及系统性能优化能力。具身智能或强化学习经验为加分项，团队提供相关算法与任务支持。 工作职责 1. 深入开源后训练框架，梳理进程、设备、数据和模型权重的执行与流转链路，完成任务适配和系统集成。 2. 建立端到端性能基线，分析策略推理、环境采样、模型训练、数据传输及权重同步等阶段的耗时与资源利用。 3. 优化批处理、资源分配、并行执行、同步机制及显存使用，减少组件等待，提高整体训练效率。…
Verilog SystemVerilog UVM 硬件与芯片 芯片 / 半导体
1. CPU 核模块 / 子系统功能验证 负责 CPU 流水线前端、后端核心模块验证：Fetch、BPU、Decode、Rename、Dispatch、Issue、Execute、LSU、ROB、Retire、ICache/DCache、TLB、异常中断、分支预测等核心微架构模块的 Pre-silicon 功能验证。 2. 验证环境搭建与用例开发 基于 SystemVerilog/UVM 搭建模块级、子系统级 Testbench；开发定向用例、约束随机指令用例、边界用例、异常用例，覆盖 CPU 完整指令集、流水线冲突、数据依赖、访存时序、流水线冲刷、stall、bubble 场景。…
C++ Python 数据分析 后端与架构 芯片 / 半导体
1. 参与 Graphics Trace / RayTracing Trace 相关工具链的开发与维护， VK Trim、DXR / VK RT trace 等方向的工程化落地。 2. 参与 MUSA API Trace / Compute Trace 方向的 capture / replay / verify 工程化建设
1. 超节点产品架构定义与技术前瞻 负责AI训练/推理超节点整体架构与全栈产品方案设计，主导多GPU高速互联、Scale-up/Scale-out融合组网方案选型；定义GPU拓扑、内存、散热、基板模组等核心硬件规格。跟踪CXL、光电合封等前沿技术，结合大模型算力需求，完成中长期产品技术前瞻布局。 2. 生态合作与产品量产落地 协同ODM/OEM整机厂商，基于国产GPU特性联合定义超节点整机柜量产规格，推进生态合作落地。负责核心部件方案评审、可靠性测试、安规认证与可制造性优化，保障产品从0到1量产交付。统筹供应链、BOM及版本兼容性管理，优化产品配置体系，降低客户选型成本。…
作为仿真系统的"性能转换层"，负责算子级别的性能评估、瓶颈分析与建模，是连接上层场景需求与底层硬件能力的核心枢纽。 核心职责 1. 算子性能深度分析 - 针对核心AI算子（GEMM、Conv、Attention、LayerNorm、Softmax等），分析其在特定硬件上的性能特征（Compute Bound / Memory Bound / Communication Bound）。 - 深入理解算子的实现细节（如Tiling策略、内存访问模式、指令调度、并行切分方式）及优化方法。 2. 算子性能模型构建 - 建立可扩展的算子性能模型，能够基于硬件参数（算力、带宽、延迟）预估算子在不同配置下…
作为仿真系统的"产品实现者"，负责端到端仿真框架的设计与开发，将分散的场景定义、算子模型与硬件参数整合为统一的仿真产品，直接输出可指导业务决策的性能预测结果。 核心职责 1. 仿真框架架构设计与开发 - 设计并开发模块化、可扩展的仿真框架，整合场景定义模块、算子性能模型库、硬件参数配置等核心组件。 - 实现从单模型推理性能到完整Serving层性能（端到端延迟、系统吞吐、SLO达成率、资源利用率）的全链路仿真能力。 2. Serving层仿真能力构建 - 深入理解AI推理服务框架（如vLLM、TGI、SGLang等）的调度机制、批处理策略、缓存管理、负载均衡等核心逻辑。…
作为仿真系统的"需求入口"，负责将前沿AI业务场景（LLM推理、文生视频、多模态服务等）转化为可量化、可仿真的技术指标体系，是连接业务需求与底层仿真的关键桥梁。 核心职责 1. 场景解构与指标定义 - 深入理解各类主流AI模型（LLM、Diffusion、多模态大模型等）的推理范式、服务调度机制及部署架构。 - 针对典型业务场景（如高并发LLM推理、长视频生成、实时交互等），定义关键性能指标（SLO）、算力需求、内存带宽需求、通信模式等核心参数。 - 建立场景分级体系，区分通用场景与极端场景，为仿真覆盖范围提供输入。…
作为仿真系统的"硬件底座"，负责提供芯片及服务器架构的专业洞察，定义硬件能力的理论边界，是确保仿真结果与真实硬件高度一致的核心保障。 核心职责 1. 芯片微架构深度解析 - 深入理解主流AI芯片（GPU、NPU、DSA等）的微架构设计（计算单元、存储层次、互联拓扑、片内/片外带宽等）。 - 分析不同芯片架构对典型AI负载（如GEMM、Attention、Vector运算）的理论性能上限与瓶颈约束。 2. 系统级硬件评估 - 熟悉服务器级系统设计，包括多卡互联方案（NVLink、InfiniBand、RoCE等）、Switch互联拓扑、Mesh网络、超节点配置等。…
1、负责GPU/AI芯片先进封装中 Silicon Interposer / 2.5D/3D IC 的物理设计与实现工作； 2、负责或参与 Floorplan规划、Netlist实现、Bump/Micro-bump规划、RDL Routing、PR/PV 等核心设计环节； 3、负责Interposer电源网络规划及 IR Drop / EM（IREM） 等分析与优化； 4、参与 DRC/LVS/ERC、ESD、Signoff 等物理验证工作，推动设计满足Foundry及先进封装工艺要求； 5、与Chip Backend、Package、SI/PI、DFT及Foundry团队协作，完成Inte…
Verilog SystemVerilog FPGA 硬件与芯片 芯片 / 半导体
1.负责 SoC 中 DDR 子系统的设计、集成与调试，包括 DDR Controller、PHY 及相关子模块的系统级集成。 2.主导或参与 DDR bring‑up 全流程，覆盖仿真、FPGA/EMU 验证、硅后调试等阶段，定位并解决功能与性能问题。 3.参与 SoC 级性能分析与调优，围绕带宽、时延、QoS、功耗等指标，对 DDR 相关参数与架构进行优化。 4.协同前端 / 验证 / 后端团队，推动 DDR 子系统在 SoC 中的稳定落地，保障项目进度与质量。 5.参与 DDR 相关技术方案评估，支持不同业务场景（如GPU 等）对存储系统的需求。
职位描述 1. 参与芯片高速接口子系统设计； 2. 参与超节点交换机设计； 3. 参与高速接口传输层、数据链路层、物理层的数字设计； 4. 撰写微架构文档，开发RTL代码，支持验证工作； 5. 协助子系统的物理实现，参与时序收敛与面积功耗优化； 6. 支持芯片回片调试工作。
C++ Python PyTorch 后端与架构 芯片 / 半导体
岗位职责： 1. 参与GPU平台相关软件开发，协助完成AI模型适配、GPU算子优化、软件与平台适配等工作，承担性能调优类任务； 2. 协助编写技术文档与培训材料，学习并支持GPU在数据中心、AI训练及推理等场景下的稳定运行； 3. 参与GPU产品在客户端的落地应用，协助排查应用场景中的问题及故障分析，实现GPU的广泛高效应用。
角色和职责： 1）产品定义规划：负责芯片产品方向、规格、路线图和 MRD 等规划文档，明确产品要解决什么问题、面向哪些场景、做到什么规格。 2）需求洞察：调研客户需求、应用场景、部署环境、行业趋势、竞品动态和关键技术趋势，形成产品市场策略。 3）产品考量：与芯片架构、软硬件、AI、售前方案等团队协作，了解各方需求、技术限制，平衡成本、周期和可交付性。 4）节点把关：在项目评审、方案选择、规格 tradeoff 等阶段参与决策，确保开发方向符合市场与客户需求。 5）产品Go-To-Market：提炼产品差异化优势，输出产品规格书、方案材料、培训材料，赋能销售、售前等内部团队和外部合作伙伴。…
岗位职责： 1. 参与测试平台的架构设计与功能开发，协助搭建面向LLM推理场景的测试用例体系、日志自动分析及性能异常预测系统； 2. 协助设计并搭建测试流水线，学习并支持根据业务需求完成测试执行、数据分析及测试报告撰写等工作； 3. 参与与GPU架构、驱动及算法团队的对接工作，协助优化大模型推理、AI算子的测试方案及性能基准目标，实现测试平台的高效稳定运行。
职位描述 1. 参与高速接口IP的数字设计； 2. 参与IP数模接口定义和算法实现； 3. 撰写微架构文档，开发RTL代码，支持验证工作； 4. 协助IP在芯片上的物理实现，参与时序收敛与面积功耗优化； 5. 支持芯片回片调试工作。
1. 负责芯片原型验证方案设计和实施，包括验证计划制定、测试方案设计、验证环境搭建等工作； 2. 独立完成芯片原型验证的测试工作，包括验证测试的编写、执行和结果分析； 3. 负责对硬件设备进行驱动开发，进行性能优化和故障排除； 4. 负责问题分析和解决，能够快速定位并解决验证过程中出现的问题； 5. 和相关团队密切合作，推动芯片原型验证的顺利进行； 6. 参与验证工具和流程的优化和改进，提高验证效率和质量。
1. 确定TI ADC子系统的关键指标 (power, ENOB, area); 2. 根据SerDes系统的要求，确定TI ADC电路的架构； 3. 完成TI ADC开发，并协助RX顶层的整合工作； 4. 完成电路的设计和仿真验证； 5. 指导和协助版图设计，完成系统的后仿和调试 (post-layout simulations and tunings); 6. 完成TIADC的测试方案规划； 7. 撰写Serdes系统TIADC 的微架构/设计文档，支持验证工作； 8. 负责测试方案设计及芯片回片之后的相关调试。
岗位职责 1. 负责高速低功耗嵌入式存储（SRAM、寄存器堆及新型存储）架构与电路全流程设计，按需开发存储器编译器； 2. 完成数字定制计算单元、标准单元等定制电路开发及物理落地。 3. 开展电路架构与拓扑优化，完成原理图、电路仿真、版图规划评审、全流程验证，输出时序/功耗/面积模型库特征化表征与配套 RTL 模型； 4. 结合芯片规格、工艺约束迭代器件与版图设计，权衡速度、功耗、面积及可靠性指标。 5. 协同相关团队搭建自动化设计流程，完成 DRC/LVS/ERC 物理验证，保障流片交付；复盘测试数据，迭代优化电路版图，沉淀设计规范。
岗位职责描述 1. 确定TI ADC子系统的关键指标 (power, ENOB, area)； 2. 根据SerDes系统的要求，确定TI ADC电路的架构； 3. 完成TI ADC开发，并协助RX顶层的整合工作； 4. 完成电路的设计和仿真验证； 5. 指导和协助版图设计，完成系统的后仿和调试 (post-layout simulations and tunings)； 6. 完成TIADC的测试方案规划； 7. 撰写Serdes系统TIADC 的微架构/设计文档，支持验证工作； 8. 负责测试方案设计及芯片回片之后的相关调试。
数字电路 Verilog SystemVerilog 硬件与芯片 芯片 / 半导体
关于团队 芯片验证是GPU流片前的最后一道质量关卡。摩尔线程验证工程师覆盖模块级、子系统级到全芯片SoC的完整验证链路，同时承担系统级与性能验证工作。在这里，你会直接参与到国产全功能GPU的验证流程中，接触从图形渲染到AI算力集群的完整技术栈。 当前GPU设计正快速向Chiplet架构、超大算力集群演进，验证复杂度持续上升。我们采用UVM/Formal/Emulation/仿真加速等主流方法学，并持续探索AI辅助验证、CI/CD驱动的自动化回归等方向，以应对日益增长的验证挑战。 你的职责 ● 模块与子系统验证：负责GPU核心模块（如渲染管线、计算单元、内存子系统、互联网络等）的UVM验证环境…
数字电路 Verilog SystemVerilog 硬件与芯片 芯片 / 半导体
1. 低功耗方案设计 参与芯片低功耗设计方案的制定与实施，包括门控时钟（Clock Gating）、电源门控（Power Gating）、多电压域（Multi-Voltage）等低功耗技术 2. 功耗分析 负责功耗分析，使用PTPX、powerArtist等工具进行动态/静态功耗评估，完成全芯片功耗数据分析。 2. 功耗优化 负责推动模块功耗优化实现，包括微架构优化，RTL coding 优化，流程上功耗优化
职位描述 1. 负责SerDes系统DSP架构和算法模块方案开发和设计，如Equalizer/CDR/Adaptation/Calibration等 2. 交付SerDes系统架构/算法模块设计文档和仿真链路： 3. 完成SerDes系统建模和算法仿真验证工作； 4. 配合系统建模实现DSP算法和系统模型、模拟电路的最优适配； 5. 负责芯片回片之后firmware调优。
数字电路 Verilog SystemVerilog 硬件与芯片 芯片 / 半导体
岗位概述 我们专注于高性能视频处理IP的研发与落地，聚焦 H.264、H.265（HEVC）、AV1等主流视频编解码标准，同时兼顾算法硬件化实现，助力视频编码IP在GPU芯片中落地。本岗位核心负责视频编解码模块的前端设计、算法适配与验证工作，培养方向为视频编解码芯片设计骨干，欢迎具备相关专业基础、热爱芯片研发的应届生加入。 岗位职责 1. 参与视频编解码芯片前端设计，负责 H.264/HEVC/AV1等标准下编码/解码核心模块（如帧内预测、帧间预测、熵编码、变换量化等）的 RTL 代码编写、仿真与调试，确保模块功能符合协议规范与性能要求。…
Verilog SystemVerilog 硬件与芯片 芯片 / 半导体
1．根据公司超大规模AI芯片的产品需求，负责NoC (Network On Chip）的需求评估与架构设计； 2．负责NOC的架构设计、开发与实现等工作； 3．与验证工程师合作，确保NOC的功能实现、性能达标 4. 与后端工程师合作，确保NoC与芯片整体的布局布线符合设计目标
数字电路 Verilog SystemVerilog 硬件与芯片 芯片 / 半导体
1. 工程级微架构设计：基于架构定义的顶层规格与算法模型，负责CPU/NPU/SoC关键子系统（如存储控制器、总线互联、DDR/PCIe接口、AI加速引擎等）的工程级微架构细化与设计，确保方案在物理实现上的可行性。 2. RTL高质量交付：负责核心模块的RTL编码与设计质量，主导代码风格规范、时钟复位策略、跨时钟域（CDC）处理及低功耗设计（UPF/CPF）方案落地。 3. PPA协同优化与收敛：在架构方案的约束下，协同后端领域完成综合（Synthesis）、形式验证（FV）、静态时序分析（STA）及功耗分析，推动面积、功耗、性能在工程极限下的迭代收敛，解决后端反馈的物理设计违例。…
工作职责： 1. 掌握业界主流RTL-to-GDSII设计流程及熟练使用主流的EDA软件，同时参与国产EDA软件的迭代优化 2. 熟知并应用模块级或芯片级物理实现相关规范 3. 熟知时序收敛与优化的相关知识原理，并实现时序相关签核 4. 熟知物理设计验证规范，并实现物理验证相关签核 5. 熟知低功耗高性能芯片设计原理，并应用到芯片物理设计验证 6. 配合相关团队完善芯片PPA优化 7. 具备Python/TCL/Perl/Shell脚本能力，提升流程效率
Verilog SystemVerilog EDA 硬件与芯片 芯片 / 半导体
1. 时钟设计 ● 主导SoC芯片级时钟架构规划，制定时钟树（Clock Tree）方案包括全局时钟分布、分频/门控策略、低功耗时钟切换等。 ● 实现DFS, DVFS, AVFS等技术的方案制定和RTL设计，支持芯片功耗优化,解决时钟切换时的glitch, 处理器的di/dt等问题。 ● 定义时钟约束（SDC），协同实现时钟树综合与优化。 2. 复位设计 ● 负责SoC芯片的复位架构设计，包括全局复位，局部复位，多电源域复位策略 ● 定义复位源（上电复位，看门狗复位，软件复位等）及其优先级管理 ● 定义复位时序约束(SDC),确保复位路径满足时序要求。…
中端实现/DFX工程师 - 一起来“芯”想事成吧！ 你准备好在芯片世界施展才华了吗？ 加入我们，成为中端实现和DFX领域的先锋，在这里，你不仅能见证前沿科技的诞生，还能亲手参与其中，从设计到量产，一起玩转芯片“黑科技”！ 你的工作任务（Responsibilities）： “芯”想实现：负责MT芯片的中端实现和DFX，驱动科技为美好世界加速。 设计&量产：从设计开始，经历实现到量产再到提升良率，你的每一步都至关重要！ 流程优化大师：不断优化和提升我们的实现流程，让工作变得更加顺畅和高效。 前沿技术探路者：负责DFT/DFD/DFY领域的前沿技术研究和实现，成为真正的技术先锋。
职位描述 1. 负责高速接口IP(SerDes/UCIE等)系统方案和电路模块的研发和设计； 2. 完成模拟模块开发 ，如TX/DAC/CTLE/ADC/RX clock/PLL等； 3. 完成系统和电路设计仿真验证，以及相关子系统的AMS仿真验证； 4. 指导版图/数字设计，完成模块后仿和调试 (post-layout simulations and tunings)； 5. 撰写系统微架构/设计文档，支持验证工作； 6. 负责回片之后的相关调试。
1、负责费用报销、借款及还款等单据的初审与核对，确保票据、审批流程及附件资料完整合规； 2、负责费用入账、科目与研发项目归集及预算执行情况核对； 4、参与月度结账工作，完成费用暂估、预提、摊销、费用明细核对及异常数据整理； 5、维护费用台账、报销台账及相关财务数据，保证数据准确、完整、可追溯； 6、负责财务凭证整理、装订、归档及日常财务资料管理； 7、配合内部审计、外部审计及各类财务检查，按要求提供基础资料支持； 8、参与费用报销制度、流程和系统优化，提出改进建议； 9、完成上级安排的其他财务支持工作。
1.负责与业务/用人主管深度对焦，确定岗位需求和寻访方向，并负责招聘全流程的把控； 2.寻访、甄选，评估候选人，准备并沟通offer方案； 3.主动出击，运用各种新奇有趣的渠道（GitHub，技术论坛，顶尖实验室）去发现和吸引那些潜在的技术大神； 4.负责招聘相关的项目事宜，并能做好项目推动和协同工作。
1、办公筹建与空间运营 参与办公室选址调研、商务对接、装修落地、空间规划、改造升级与验收复盘工作，参与办公室整体运营工作，协助统筹保洁、安保、绿植、快递、差旅、固资等体系管理，优化办公流程，助力高效、标准化运转。 2、员工日常服务支持 支持员工日常服务需求，完成问题响应与闭环解决，参与服务机制迭代优化，助力打造高满意度、有温度的办公服务体系。 4、高端会务&商务接待 协助开展公司高管会议、政企来访、客户拜访等重要会务接待工作，参与全流程策划、统筹落地与复盘优化，助力塑造公司专业品牌形象。 5、企业文化活动全案策划执行 深度参与节日活动、员工关怀、团队建设、文化IP活动的方案策划、落地执行与数…
1. 协助归集、分配材料、人工、制造费用，精准核算完工产品及在产品成本，保障数据准确； 2. 审核生产领料、入库、工时、委外等单据，核对数据并跟进异常问题整改； 3. 更新维护成本、物料、工时台账及ERP系统数据，保证账实、账系统一致； 4. 配合月度/季度/年度成本月结、对账、成本结转，整理资料并输出基础成本报表； 5. 参与库存盘点，核对盘点数据，分析盘盈盘亏差异并协助整改； 6. 协助成本数据对比与差异分析，配合推进降本增效及财务档案归档工作。
Python Java RAG 职能与支持 芯片 / 半导体
对接财务、供应链等业务部门，梳理后台系统查询需求与数据场景，输出可落地的 AI 解决方案 负责多系统数据抽取、清洗与结构化加工，搭建企业业务知识库，建立知识更新、质量校验与权限管控机制 落地 RAG 智能问答与 Text-to-SQL 自助查询能力，覆盖制度解读、流程指引、数据口径答疑、自助取数等高频场景 跟进用户反馈与问题案例，持续优化检索效果、回答准确率与 SQL 生成质量，实现落地效果闭环迭代
1、客户案例搜集归类：根据市场工作需求，搜集公司所有存量及新增客户合作案例，市场数据、行业或营销案例等资料；建立标准化案例分类体系，按行业、合作类型、服务场景、政企适配维度精准归类，完成案例台账搭建与动态更新。 2、案例文案编辑输出：负责市场部各类常规文档的编辑、排版、校对工作，包括政府汇报材料、项目方案初稿、工作总结、市场调研报告等，统一文档格式，修正文字、语句、格式错误，保障文档规范整洁。输出逻辑清晰、贴合政务视角、对政府工作具备参考及赋能价值的标准化案例文案。 3、基础内容辅助撰写：协助撰写简单的市场类文案，包括案例文案、政府汇报材料、数据汇总说明等基础内容，配合完成市场内容落地输出。…
1. 参与芯片高速接口子系统设计； 2. 参与超节点交换机设计； 3. 参与高速接口传输层、数据链路层、物理层的数字设计； 4. 撰写微架构文档，开发RTL代码，支持验证工作； 5. 协助子系统的物理实现，参与时序收敛与面积功耗优化； 6. 支持芯片回片调试工作。
工作职责 1. 参与 GPU 高性能通信库的研发、测试和性能优化，支撑 AI 训练、科学计算等场景。 2. 参与多 GPU、多节点通信相关能力建设，包括集合通信、点对点通信等基础模块。 3. 协助完成通信库与 AI 框架、驱动、硬件平台的集成和联调。 4. 跟踪 GPU 计算、分布式训练、高性能网络等方向的前沿技术，参与技术调研和文档整理。
C++ Python RISC-V 后端与架构 芯片 / 半导体
岗位职责 参与 GPU 虚拟原型平台搭建、扩展与优化，基于 QEMU 开展 CPU/GPU 功能建模，支撑芯片软硬件协同设计与功能验证工作。 参与 RISC-V 指令集模拟器开发、指令功能实现，持续优化模拟器运行精度与执行效率。 负责图形与通用计算 Trace 工具链研发，实现 API 捕获、回放、校验自动化能力，支撑 GPU 图形、光线追踪、通用计算场景验证。 协同芯片设计、硬件验证、驱动团队开展联合调试，定位软硬件交互问题，完成平台自动化回归、实验验证与性能调优。 持续完善开发工具链、自动化测试流程，沉淀技术文档，赋能团队开展芯片前期预研与验证工作。
工作职责： 在国产显卡上玩3A游戏，想要玩得转，玩得好，都离不开图形驱动工程师这块宝！你将负责GPU图形驱动的开发，让强大的图形引擎在国产显卡上释放其威力！ 你的工作任务（Responsibilities） 1.将高性能的图形渲染技术赋能游戏、仿真、虚拟现实、电影制作、计算机辅助设计等领域 2.为目前和未来图形技术，光线追踪，Meshlets, VR/AR, HDR 和 光栅化渲染，开发API和软件
Python C++ 深度学习 算法与AI 芯片 / 半导体
1. 参与大语言模型、多模态模型等 AI 模型的推理部署、性能优化和服务化建设。 2. 协助搭建高性能、低延迟的大模型推理服务，支持模型在实际业务场景中的应用。 3. 参与 Transformer、Attention、KV Cache、Batching、量化等推理相关技术的学习、调研与实现。 4. 参与 vLLM、TensorRT-LLM、Triton、ONNX Runtime、SGLang 等推理框架的接入、测试与优化。 5. 协助进行模型推理性能压测、瓶颈分析和资源利用率优化。
C++ PyTorch TensorFlow 后端与架构 芯片 / 半导体
我们是芯片架构与软件应用的桥梁，作为GPU的首席翻译官，你将用户复杂多变的工作翻译成计算机看得懂的语言，主要负责提高GPU的运行性能并支持异构系统对AI的加速。 你的工作任务（Responsibilities）： 1. 设计、开发和维护GPU编译器，涵盖Graphics、CUDA、DSL Compiler等核心方向； 2. 负责前端MUSA IR的设计以及LLVM后端的开发与维护； 3. 设计并构建测试集，验证编译器实现的正确性、可靠性与稳定性； 4. 深入进行编译器性能优化，提升代码生成质量与运行效率； 5. 从编译器的角度参与GPU ISA（指令集架构）和微架构的前瞻性设计。
工作职责： 1. 基于通用计算发展趋势，定义摩尔线程计算编程模型及接口（MUSA），设计和开发相应驱动及运行时程序； 2. 与图形驱动团队协作开发底层公共层； 3. 与开发者工具链及编译器等团队协作开发性能分析工具、调试器、Sanitizer工具、代码自动移植工具等； 4. 为新引入的IP设计开发驱动程序； 5. 协同定位解决上层应用运行时问题，如大规模分布式训练、推理、超算系统的问题； 6. 协同架构、编译器、加速库及开发者工具等团队，联合优化各业务场景端到端性能； 7. 深度参与下一代芯片架构软硬协同设计及优化、性能仿真；