数字IC设计工程师（ISP）-福州

瑞芯微 福州 IC平台 3-5年 硕士

芯片 / 半导体

岗位职责： 1、负责对接算法团队拆解 ISP 模块功能与性能需求，完成硬件架构规划、子模块划分及接口定义； 2、基于架构文档使用 Verilog/VHDL 编写 ISP 各子模块 RTL 代码，遵循编码规范完成模块级集成与接口联调； 3、负责搭建模块级与系统级验证环境，开展仿真测试与覆盖率分析，配合完成时序、功耗分析并解决相关问题； 4、参与芯片各阶段测试并定位失效问题，支持量产良率提升，同时与跨团队协作推动算法硬件化落地与技术迭代； 岗位要求： 1、硕士及以上学历，电子、通信、计算机、微电子或物理学专业；…

岗位要求： 1、硕士及以上学历，电子、通信、计算机、微电子或物理学专业； 2、熟练掌握Verilog、SystemVerilog等语言的编程，有扎实的数字电路基础； 3、熟悉IC设计流程，有3年以上的相关工作经验； 4、熟悉图像信号处理的基本流程，掌握ISP核心算法的硬件实现原理，能独立评判算法效果； 5、有多媒体应用

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芯片设计工程师（苏州）(J10141)

盛科通信-U 苏州 应届

芯片 / 半导体

1. 负责模块及子系统设计方案与文档撰写，确保设计满足产品规格； 2. 完成模块RTL编码及IP集成设计，负责模块综合与时序优化； 3. 跟踪后端时序与物理实现反馈，协同优化模块设计与代码； 4. 支持所负责模块的验证与硬件调试，协同验证团队定位问题并保障交付质量。

1. 熟悉Verilog、SystemVerilog及C语言，熟悉VCS、Verdi等EDA仿真调试工具，能够熟练阅读英文技术文档； 2. 具备较强的问题分析与解决能力，逻辑思维良好，具备较强的学习能力、沟通能力及抗压能力； 3. 具备相关项目或实习经验者优先。

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RTL AI 整合工程师

兆易创新 北京 / 上海 / 合肥 工程智能部 5-10年 本科

芯片 / 半导体

核心职责 1、统一工作流建设　建立并维护公司级 RTL AI 标准工作流，定义阶段划分、阶段间接口、最低验证门坎与追溯要求，并保持模型、Prompt、Agent、知识库与 EDA 组件可替换；针对纯数字与数模混合两类设计的流程差异，区分公司共享段与团队客制段； 2、版本与发布管理　担任标准工作流的发布负责人，负责版本发布、变更评审与经验回收，确保各设计团队验证有效的改良能回流为公司标准； 3、路线图与跨团队需求管理　订定 RTL AI 路线图与阶段目标，搜集各产品线需求并排定优先序，区分共享需求与团队客制需求；主持定期技术交流会议，维护各产品线的对接窗口机制；…

任职要求 1. 电子工程、微电子、计算器或相关专业本科以上学历；5 年以上数字前端 RTL 设计或验证（DV）实战经验； 2. 熟练 SystemVerilog／Verilog，能读懂 lint、compile、simulate、synthesize 与 STA 各阶段报告；完整走过前端流程至时序签核（WNS／TNS

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芯片设计工程师（南京）(J10142)

盛科通信-U 南京 应届

芯片 / 半导体

1. 负责模块及子系统设计方案与文档撰写，确保设计满足产品规格； 2. 完成模块RTL编码及IP集成设计，负责模块综合与时序优化； 3. 跟踪后端时序与物理实现反馈，协同优化模块设计与代码； 4. 支持所负责模块的验证与硬件调试，协同验证团队定位问题并保障交付质量。

1. 熟悉Verilog、SystemVerilog及C语言，熟悉VCS、Verdi等EDA仿真调试工具，能够熟练阅读英文技术文档； 2. 具备较强的问题分析与解决能力，逻辑思维良好，具备较强的学习能力、沟通能力及抗压能力； 3. 具备相关项目或实习经验者优先。

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高速接口ASIC前端工程师

翱捷科技-U 成都 / 上海 Design Service 3-5年 硕士

芯片 / 半导体

岗位职责 1、负责公司高端移动终端、AI智能芯片中MIPI D-PHY、MIPI C-PHY接口的架构定义、模块级RTL设计与功能验证，完成从RTL到GDSII的全流程落地支撑。 2、参与MIPI CSI-3、DSI-2等新一代协议的技术预研，结合芯片实际应用场景完成协议适配与功能裁剪，输出可落地的接口设计方案。 3、协同SerDes PHY团队完成MIPI高速接口的集成与联调，解决高速信号传输中的误码、时序收敛问题，保障接口的稳定性。 4、配合系统团队完成MIPI接口与图像处理、显示等IP的协同设计，实现摄像头、显示屏等外设与芯片之间数据互联。…

资格要求 1、硕士及以上学历，微电子、电子信息、通信工程、计算机等相关专业，3年以上数字ASIC前端设计相关工作经验。 2、熟练掌握Verilog/SystemVerilog硬件描述语言，熟悉ASIC设计全流程，具备扎实的时序分析、代码可综合性设计能力，熟练使用主流EDA设计工具。 3、深入理解MIPID-PHY、MI

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Sr. Staff CAD- ASIC Design Verification Agentic Workflow

Marvell 未标注

芯片 / 半导体 近一周新增

About Marvell Marvell’s semiconductor solutions are the essential building blocks of the data infrastructure that connects our world. Across enterprise, cloud and AI, and carrier architectures, our innovative technology is enabling new possibilities. At Marvell, you can affect the arc of individual…

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芯片验证工程师（苏州）(J10143)

盛科通信-U 苏州 应届

芯片 / 半导体

1. 负责数字集成电路验证规划、测试平台搭建及验证执行，确保设计满足功能、性能及覆盖率要求； 2. 编写验证计划、测试用例及验证报告，分析并总结验证结果，确保验证的完整性与高效性； 3. 负责基于SystemVerilog、UVM等验证语言和方法学进行验证环境的开发与维护，协同设计团队识别验证难点并制定验证策略； 4. 跟踪并解决验证过程中发现的问题，协同设计团队优化方案并推动质量提升。

1. 熟悉数字电路基本原理及集成电路设计流程，熟练掌握SystemVerilog，了解UVM验证方法学； 2. 具有良好的团队协作精神与沟通能力，能够跨部门高效协同； 3. 具备相关项目或实习经验者优先。

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数字IC设计工程师(J10649)

晶丰明源 杭州 3-5年 硕士

芯片 / 半导体

1.根据算法与架构设计方案，完成芯片前端 RTL 代码开发，开展白盒验证工作；完成基本的测试工作，并协助验证工程师完成相关的验证工作。 2.参与逻辑综合、形式验证、STA 时序分析、功耗分析、DFT 设计等全流程数字设计与验证工作； 3.撰写并维护芯片设计、验证相关技术文档，保证设计过程可追溯、可交付； 4.协同后端、测试等团队，支持芯片联调、测试与问题定位，保障芯片流片成功； 5.协同系统工程师进行产品调研，成本分析，项目立项的设计准备工作。

1.硕士及以上学历，微电子学与固体电子学、电子科学与技术、集成电路工程、电子信息等相关专业，三年以上工作经验； 2.熟悉SoC设计全流程，熟悉ARM处理器核相关设计、集成和验证, 掌握数字前端/前后端协同设计方法； 3.精通 Verilog & SystemVerilog，具备扎实的 RTL 编码与调试能力； 4.熟悉

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高级/主管验证工程师

澜起科技 Johns Creek / GA / US

芯片 / 半导体

Be knowledgeable in DDR5 DIMM system level verification and PMIC IP verification; Collaborate closely with component testing verification teams across our global sites; Interface with other engineerin

BS or MS in Electrical Engineering, Computer Engineering or equivalent; 5+ years of relevant work experience; Good understanding of CMOS circuit design; Strong

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芯片验证工程师（南京）(J10144)

盛科通信-U 南京 应届

芯片 / 半导体

1. 负责数字集成电路验证规划、测试平台搭建及验证执行，确保设计满足功能、性能及覆盖率要求； 2. 编写验证计划、测试用例及验证报告，分析并总结验证结果，确保验证的完整性与高效性； 3. 负责基于SystemVerilog、UVM等验证语言和方法学进行验证环境的开发与维护，协同设计团队识别验证难点并制定验证策略； 4. 跟踪并解决验证过程中发现的问题，协同设计团队优化方案并推动质量提升。

1. 熟悉数字电路基本原理及集成电路设计流程，熟练掌握SystemVerilog，了解UVM验证方法学； 2. 具有良好的团队协作精神与沟通能力，能够跨部门高效协同； 3. 具备相关项目或实习经验者优先。

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数字IC前端设计工程师(J10648)

北斗星通 上海 3-5年 本科

机器人 / 智能装备

1.负责SoC的架构设计，与BSP工程师讨论确认SoC各模块需求；完成RTL设计；负责总体SoC验证计划，划分验证任务；和验证工程师一起完成验证工作； 2.负责与基带工程师讨论确认基带各模块的功能需求，划分任务，制定验证计划；完成RTL设计；和验证工程师一起完成验证工作； 3.负责综合、静态时序分析、形式验证等IC流程，与后端工程师沟通，交付前端网表，交付SDC等相关文件；对后端返回的PL网表进行形式验证、仿真、静态时序分析等； 4.作为项目PL，负责根据项目进度要求制定schedule，确立各个节点的milestone，分配各个时间端的任务；…

教育背景： 集成电路及电子信息类专业，本科及以上学历 工作经验： 3年及以上相关工作经验 知识技能： 1.熟练掌握 Verilog/SystemVerilog 等硬件描述语言， 2.熟悉数字电路设计流程，包括 RTL 设计、综合、静态时序分析、形式验证等， 3.掌握 FPGA 验证平台及相关 EDA 工具； 4.至少一

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高级数字设计工程师 - 数据中心基础设施产品

澜起科技 Johns Creek / GA / US

芯片 / 半导体

Individual contributor to the design in a collaborative team environment Design various logic & state machines in SystemVerilog/Verilog RTL Develop and debug RTL, using industry-standard simulation an

Must have 5+ years of industry experience Experience in high speed, low power digital design in advanced deep sub-micron processes Proficient with SystemVeriolg

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GPGPU CP设计工程师

壁仞科技 上海 上海壁仞科技股份有限公司 硕士

芯片 / 半导体

岗位职责： 1、与架构师以及软件团队合作，定义command processor子系统性能和功能，包括任务队列、调度策略与异常处理流程等，并输出文档； 2、独立负责command Processor的核心微架构设计，负责任务调度和切分、全局同步等功能模块的RTL代码实现； 3、支持验证工程师完成模块及系统级的验证工作，配合中后端完成模块的时序收敛和流片验签等工作，与验证、后端团队一起按时高质量完成项目交付； 4、参与芯片系统调试、性能分析，功耗和微架构优化等工作。 要求： 1、硕士及以上学历，微电子、计算机科学、电子工程等相关专业，具有较强的电子电路基础；…

要求： 1、硕士及以上学历，微电子、计算机科学、电子工程等相关专业，具有较强的电子电路基础； 2、2年以上复杂数字IP设计经验 (硕士2-6年，博士1-4年)； 3、精通SystemVerilog/Verilog等硬件描述语言，熟练使用VCS/Verdi等EDA工具；熟悉Python/Tcl等脚本编程语言，熟悉Linu

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SoC集成验证(J10715)

云天励飞-U 上海 / 西安

AI / 大模型

.‌系统级和模块级验证‌：负责SoC系统级和模块级的验证工作，包括定义验证策略、搭建验证环境、开发测试用例和制定验证标准‌。 .‌验证环境的搭建和维护‌：搭建和维护验证环境，确保验证环境的稳定性和高效性‌。 .‌测试用例的开发和执行‌：根据项目需求制定验证计划，编写测试向量，执行测试计划并确保覆盖率和质量指标的达成‌。 .‌与其他团队的协作‌：与设计、EMU/FPGA和软件团队紧密合作，完成系统验证工作‌。 .‌参与方法与流程的优化‌：参与下一代高性能ServerSoC验证方法与流程的优化与研究‌1。 .‌问题分析与解决‌：在验证过程中发现并解决问题，确保验证工作的顺利进行‌

技术技能‌：熟悉ASIC/SoC设计开发流程，掌握模块级和系统级验证方法；熟悉UVM验证方法学、Verilog、C、C++和SystemVerilog等编程语言；熟悉EDA工具如VCS和Verdi；了解Perl、Shell、Python等脚本语言‌。 .‌专业背景‌：具有ASIC/SoC芯片验证工作经验，了解X86core、P

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CPU验证工程师

芯来科技 上海 / 武汉 / 西安 1-3年 硕士

芯片 / 半导体

1、根据处理器架构与微架构制定验证计划； 2、参与不同处理器验证层次的验证平台的搭建，调试与维护； 3、负责收集验证结果，覆盖率，并协助团队定位验证中发现的问题； 4、协助产品交付平台的搭建，调试与维护； 5、在产品交付过程中为客户提供技术支持。

1、硕士及以上学历，计算机，微电子等相关专业毕业，2年以上处理器验证相关经验； 2、熟悉计算机体系结构知识； 3、熟悉RISC-V或ARM等处理器架构与微架构； 4、熟悉UVM验证方法学，各种EDA工具以及Perl或者Python等脚本语言； 5、熟悉Verilog/VHDL/SystemVerilog等硬件描

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CPU设计工程师(J11028)

摩尔线程 北京 / 上海 1-3年 本科

芯片 / 半导体

1. 负责 CPU 核心模块的微架构设计与 RTL 实现，重点覆盖以下方向之一： ○ 取指与分支预测：Instruction Fetch、BTB/BHT/TAGE 等预测器设计、取指流水线 ○ 发射与调度：Issue Queue、Renaming、Scoreboard、Out-of-Order 调度逻辑 ○ 内存子系统：L1/L2 Cache 设计、TLB/MMU、Prefetcher、Memory Ordering ○ Cache 一致性：Snoop / Directory 协议实现、MESI/MOESI 状态机、 coherence 互连适配 2. 负责所设计模块的微架构 spec 编写…

1. 计算机、微电子、通信等相关专业，硕士3年以上 CPU 核内 RTL 设计经验 2. 熟练掌握 Verilog / SystemVerilog，具备 RTL 级电路设计、综合与时序收敛经验 3. 深入理解计算机体系结构，熟悉流水线、乱序执行、存储层次等核心概念 4. 有 CPU 核内设计实际项目经验，在以下任一方向

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Senior Principal Digital Design Engineer

NXP 未标注

芯片 / 半导体 近一周新增

Job Summary As a Senior Principal Digital Design Engineer at NXP Semiconductors France SAS, you will be a key technical leader in the design, verification, and implementation of complex digital circuits for next-generation automotive and secure embedded control products. You will drive innovation a…

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数字验证工程师

钜泉科技 上海 应届 硕士

芯片 / 半导体

1. 根据设计规格，制定详细的验证方案，明确验证需求，跨部门沟通合作，进行模块级或芯片级的验证工作。 2. 搭建验证环境，开发测试用例，执行回归测试，并收集和分析覆盖率数据。 3. 参与芯片研发的整个周期，确保每个阶段的验证工作都得到妥善处理。 4. 负责公共验证平台的组件开发和维护，提高验证效率。 5. 负责芯片的后仿真验证，建立测试用例，并进行时序违例分析，定位并解决问题。

1. 具备微电子、电子、计算机等相关专业硕士及以上学历。 2. 熟练掌握Verilog, SystemVerilog, UVM, C/C++, Perl/Python。 3. 熟悉UVM验证方法学，具有基于UVM的模块级别以上的验证环境搭建经验。 4. 掌握主流EDA数字验证工具的使用方法。 5. 熟悉整个验证流程，

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数字验证实习生

卓胜微 成都

芯片 / 半导体

1) 制定验证方案：根据芯片或IP模块的设计需求，分析功能规格并制定验证方案，明确覆盖目标与测试策略‌； 2) 构建验证环境‌：主导模块级、子系统级及SoC级验证环境的搭建，包括基于UVM方法学开发测试平台及验证组件‌； 3) 前仿验证：执行数字电路/IP模块的仿真验证，完成混合信号仿真验证以及低功耗仿真验证等，与设计人员合作定位并修复设计缺陷‌； 4) 覆盖率‌：通过自动化测试生成用例，分析功能覆盖率和代码覆盖率，确保验证完整性和准确性‌；

1) 硕士学历，计算机/电子/微电子/通信等相关专业，2028届优先； 2) 掌握常用数字电路的设计/验证方法，熟悉数字电路设计/验证流程； 3) 掌握C/C++语言，及脚本语言Shell/Perl/Python/Tcl等； 4) 掌握Verilog/SystemVerilog/UVM语言； 5) 熟悉AI Agent

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CPU验证工程师(J11029)

摩尔线程 北京 / 上海 1-3年 本科

芯片 / 半导体

1. CPU 核模块 / 子系统功能验证 负责 CPU 流水线前端、后端核心模块验证：Fetch、BPU、Decode、Rename、Dispatch、Issue、Execute、LSU、ROB、Retire、ICache/DCache、TLB、异常中断、分支预测等核心微架构模块的 Pre-silicon 功能验证。 2. 验证环境搭建与用例开发 基于 SystemVerilog/UVM 搭建模块级、子系统级 Testbench；开发定向用例、约束随机指令用例、边界用例、异常用例，覆盖 CPU 完整指令集、流水线冲突、数据依赖、访存时序、流水线冲刷、stall、bubble 场景。…

1. 硕士及以上学历，微电子、集成电路、计算机体系结构、电子工程相关专业。 2. 熟练掌握 Verilog/SystemVerilog、UVM 验证方法学，熟悉 Testbench、Factory、Callback、TLM、Coverage、Assertion。 3. 精通 CPU 微架构流水线：完整理解 FrontE

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